AI 칩은 일반 SoC에 비해 연산 블록이 고도로 병렬화되고, 데이터 경로가 복잡하다.
이로 인해 제조 이후 칩의 결함 여부를 판단하기 위한 테스트 설계(DFT: Design For Testability)는
단순 로직 이상으로 메모리, 연산기, 인터페이스까지 포괄하는 정교한 구조를 요구한다.
이번 글에서는 RISC-V 기반 AI 칩에 적용되는 테스트 전략,
즉 DFT 설계 원칙과 함께 BIST, IJTAG 등을 활용한 실제 구조 설계 방법을 설명한다.
1. DFT란 무엇인가?
DFT는 Design for Testability의 약자로,
제조 후 테스트 가능성을 높이기 위해 칩 내부에 추가적인 회로 구조를 삽입하는 기법이다.
테스트 대상일반 적용 방식
| 로직 회로 | Scan Chain 삽입 (Full / Partial Scan) |
| 메모리 블록 | MBIST (Memory BIST) 삽입 |
| 연산 유닛 | LBIST 또는 Functional BIST |
| 인터페이스 / IO | Boundary Scan / JTAG 적용 |
2. AI 칩 테스트의 특수성
요소특수 고려 사항
| MAC Array | 대규모 병렬 구조 → 결함 탐지율 유지 어려움 |
| 온칩 버퍼 | SRAM 구조 복잡 → March 알고리즘 필요 |
| NPU 연산기 | 기능 테스트만으로는 결함 탐지 한계 |
| RISC-V 코어 | 표준 IJTAG 접근 경로 활용 권장 |
따라서 AI 칩은 로직, 메모리, 연산기, 컨트롤러까지 각각 맞춤형 DFT 전략이 요구된다.
3. 주요 DFT 구성 요소
▶ Scan Chain
- 플립플롭을 직렬로 연결해 내부 상태를 외부에서 관측 가능하게 구성
- RISC-V 코어, DMA 컨트롤러 등에 삽입
- Multi-scan 구성으로 테스트 시간 최적화
▶ MBIST (Memory Built-In Self Test)
- 온칩 SRAM/Cache 등 메모리 블록 전용 테스트
- March C-, March B 알고리즘 기반
- Repair 연동(BISR)도 가능
▶ LBIST (Logic Built-In Self Test)
- MAC Unit, ALU 등 고속 연산기 테스트
- LFSR + MISR 기반 Pseudo-random 패턴
- ATPG + deterministic 벡터 조합 필요
▶ IJTAG (IEEE 1687)
- IP 블록 수준 테스트 접근을 위한 확장된 JTAG
- Scan Chain과 별도로 내부 모듈에 직접 접근 가능
- 표준화된 테스트 시퀀스 관리
4. 구조 설계 예시: RISC-V + NPU 테스트 구조
mathematica
복사편집
RISC-V Core ↳ Scan Chain + IJTAG TAP Controller NPU MAC Cluster ↳ LBIST 구성 (MAC8 단위 Vector Test) On-chip SRAM ↳ MBIST + Repair Table + March C- 알고리즘 DMA / Control Block ↳ Full Scan + IJTAG 연동 JTAG I/F ↳ PLIC 기반 테스트 모드 활성화
이 구조는 테스트 자동화, 패턴 생성, 리포트 수집까지 연계 가능하며,
테스트 커버리지를 95% 이상 확보하는 것이 일반적 목표이다.
5. 테스트 설계 시 고려 사항
항목고려 포인트
| 테스트 시간 | Scan Compression 적용, Vector 압축 필요 |
| 전력 | 테스트 시 스위칭 폭 커짐 → IR Drop 주의 |
| 물리적 경로 | Scan Chain 배치 시 Timing Path 충돌 최소화 |
| 보안 | DFT 삽입으로 인한 백도어 리스크 → Scan Lock 삽입 |
| EDA 툴 연계 | ATPG, MBIST Compiler, Logic BIST Generator 사용 |
6. 실제 적용 사례
▶ 사례 1: RISC-V + INT8 MAC NPU (엣지 inference용)
- MBIST: 각 클러스터별 SRAM (256KB) → March C 적용
- LBIST: MAC Array에 Pseudo-random 벡터 + MISR
- Scan Chain: RISC-V Pipeline 단계별 삽입
- IJTAG: SoC 외부에서 내부 모듈 테스트 가능
→ 테스트 커버리지 96.2%, 테스트 벡터 수 38% 절감
7. 마무리하며
AI 칩은 구조가 복잡하고 블록 간 상호작용이 많기 때문에,
기능 구현뿐 아니라 테스트 설계까지 아키텍처 수준에서 통합적으로 고려되어야 한다.
RISC-V는 IJTAG와의 호환성, 간결한 구조, 확장 가능성 덕분에
AI SoC에 최적화된 테스트 설계 환경을 제공한다.
다음 편에서는 RISC-V 기반 AI 칩의 양산을 위한 Sign-off 및 검증 전략을 마무리로 다룰 예정이다.